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Diversité scientifique et technologique
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Circuits logiques - 3PMRCLO4

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  • Volumes horaires

    • CM : 8.0
    • TD : 8.0
    • TP : 8.0
    • Projet : ?
    • Stage : ?
    Crédits ECTS : 1.5

Objectifs

Il s'agit d'un cours-TD-TP élémentaire sur la conception des systèmes numériques intégrés . Leurs méthode de conception, cibles d'implantation (circuits spécialisés ASIC et circuits programmables PLD CPLD FPGA) ainsi que des notions d'architecture des systèmes numériques sont introduites.
A l'issue de ce cours, les étudiants sont en mesure d'analyser et concevoir un système numérique de base et de comprendre les contraintes et potentiels offerts par les technologies intégrées.
Le TP est consacré à la conception d’un récepteur de données série asynchrone RS-232 et à son implantation sur un FPGA. Cet exemple permet de mettre en application le cours de logique dans son ensemble et d’illustrer la démarche de conception par séparation de la partie opérative et de la partie commande.

Contact Katell MORIN ALLORY

Contenu

1ère partie : Logique Combinatoire
Représentation de l'information
Algèbre de Boole, représentation des fonctions logiques (formes canoniques, méthodes de simplification)
Opérateurs arithmétiques fondamentaux (codage des nombres entier binaire, addition/soustraction)

2nde partie : Logique Séquentielle
Composants de base de la logique séquentielle (bascules)
Circuits fondamentaux (compteur, registre à décalage)
Machine à états synchrone (Graphe d'états, modèles de Moore et Mealy)
Synthèse d'une machine à états (structure, codage des états)

TP
La spécification du circuit à l’aide d’une machine à états qui manipule des variables est donnée ainsi que l’interface entre les parties commande et opérative. La partie opérative est également partiellement donnée.
Dans ce TP il est demandé :

de déterminer les éléments manquants de la partie opérative,
de spécifier la partie commande avec une machine à états et d’en faire la synthèse,
de saisir ces différents éléments des parties opérative et commande dans un projet Quartus à compléter et d’en faire la validation progressive à partir de bancs de test fournis, parfois à compléter,
de valider l’implantation du circuit sur une carte FPGA DE1 en utilisant le PC de développement pour lui envoyer de l’information en série asynchrone.
Ce TP se déroule sur 2 séances de 4 heures.



Prérequis

neant

Contrôles des connaissances

un examen (EXAM1) et un compte rendu de TP



50% EXAM1 + 50% TP

Informations complémentaires

Cursus ingénieur->APPRENTISSAGE MT->Semestre 5

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mise à jour le 6 mars 2019

Grenoble INP Institut d'ingénierie Univ. Grenoble Alpes