Logique - 3PMELOG9

Objectif(s)

Il s'agit d'un cours-TD-TP élémentaire sur la conception des systèmes numériques intégrés . Leurs méthode de conception, cibles d'implantation (circuits spécialisés ASIC et circuits programmables PLD CPLD FPGA) ainsi que des notions d'architecture des systèmes numériques sont introduites.
A l'issue de ce cours, les étudiants sont en mesure d'analyser et concevoir un système numérique de base et de comprendre les contraintes et potentiels offerts par les technologies intégrées.
Le TP est consacré à la conception d’un récepteur de données série asynchrone RS-232 et à son implantation sur un FPGA. Cet exemple permet de mettre en application le cours de logique dans son ensemble et d’illustrer la démarche de conception par séparation de la partie opérative et de la partie commande. C’est aussi l’occasion d’un premier contact avec le flot de conception de circuits numériques.

Ce cours permet aux étudiants d'acquérir des connaissances utiles à la compréhension de l'enseignement ordinateur et microprocesseur. Il constitue également une introduction aux enseignements de pré orientation traitant de la conception de circuits numériques, e.g. pré-orientation SEI, SLE.

Contenu(s)

Cours
1ère partie : Logique Combinatoire

• Représentation de l'information
• Algèbre de Boole, représentation des fonctions logiques (formes canoniques, méthodes de simplification)
• Opérateurs arithmétiques fondamentaux (codage des nombres entier binaire, addition/soustraction)

2nde partie : Logique Séquentielle

• Composants de base de la logique séquentielle (bascules)
• Circuits fondamentaux (compteur, registre à décalage)
• Machine à états synchrone (Graphe d'états, modèles de Moore et Mealy)
• Synthèse d'une machine à états (structure, codage des états)
• Conception par séparation en une partie opérative et une partie commande

TP
La spécification du circuit à l’aide d’une machine à états qui manipule des variables est donnée ainsi que l’interface entre les parties commande et opérative. La partie opérative est également partiellement donnée.
Dans ce TP il est demandé :

• de déterminer les éléments manquants de la partie opérative,
• de spécifier la partie commande avec une machine à états et d’en faire la synthèse,
• de saisir ces différents éléments des parties opérative et commande dans un projet Quartus à compléter et d’en faire la validation progressive à partir de bancs de test fournis, parfois à compléter,
• de valider l’implantation du circuit sur une carte FPGA DE1 en utilisant le PC de développement pour lui envoyer de l’information en série asynchrone.
  Ce TP se déroule sur 2 séances de 4 heures.

Il est à souligner qu’il est essentiel d’avoir suivi le TP pour se présenter à l’examen de logique.