Circuits logiques - 3PMRCLO4

1ère partie : Logique Combinatoire
Représentation de l'information
Algèbre de Boole, représentation des fonctions logiques (formes canoniques, tableau de Karnaugh)
Opérateurs arithmétiques fondamentaux (codage des nombres entier binaire, addition/soustraction)

2nde partie : Logique Séquentielle
Composants de base de la logique séquentielle (bascules)
Circuits fondamentaux (compteur, registre à décalage)
Machine à états synchrone (Graphe d'états, modèles de Moore et Mealy)
Synthèse d'une machine à états (structure, codage des états)

TP
La spécification du circuit à l’aide d’une machine à états qui manipule des variables est donnée ainsi que l’interface entre les parties commande et opérative. La partie opérative est également partiellement donnée.
Dans ce TP il est demandé :

de déterminer les éléments manquants de la partie opérative,
de spécifier la partie commande avec une machine à états et d’en faire la synthèse,
de saisir ces différents éléments des parties opérative et commande dans un projet Quartus à compléter et d’en faire la validation progressive à partir de bancs de test fournis, parfois à compléter,
de valider l’implantation du circuit sur une carte FPGA DE1 en utilisant le PC de développement pour lui envoyer de l’information en série asynchrone.
Ce TP se déroule sur 2 séances de 4 heures.

neant

Session1 normale
50%Examen + 50% controle continu (TP)
Session1 confinée
50% DM + 50% TP

Session 2 normale
50% orale + 50% TP(note session1)
session2 confinée
50%orale (zoom )+ 50% TP(note session1)

50% EXAM1 + 50% TP