Ce module d'enseignement constitué de cours et de TP a pour but de former les futurs ingénieurs aux métiers de la vérification et validation fonctionnelle des circuits et systèmes intégrés sur puce.
Contact Francois CERISIER*Introduction à la vérification et stratégies de vérification et syntaxe de base SystemVerilog
*séquences UVM: Création de séquences de tests aléatoires (design d’exemple UART)
*Checking & assertions: Validation des attendus (principe de scoreboard)
*Couverture de code et couverture fonctionnelle
*Vérification d'intégration au niveau système
*Introduction à la vérification formelle et Assertions SVA
*Conception VLSI
*Langage de conception et de modélisation matériel (VHDL ou Verilog)
*Architectures numériques
Session1 normale
50%Examen + 50% controle continu (TP)
Session1 confinée
50% DM + 50% TP
Session 2 normale
50% orale + 50% TP(note session1)
session2 confinée
50%orale (zoom )+ 50% TP(note session1)
50% TP+50% exam
mise à jour le 14 octobre 2019
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