Volumes horaires
- CM 0
- Projet 0
- TD 0
- Stage 0
- TP 16.0
- DS 0
Crédits ECTS
Crédits ECTS 1.5
Objectif(s)
Apprendre à concevoir un circuit intégré sur FPGA exécutant une fonction de traitement du signal, typiquement un filtre RIF numérique.
Contact Laurent FESQUETContenu(s)
Analyse d'un code RTL
Apprentissage de la simulation logique avec les outils professionnels
Écriture du code RTL d'une machine à états
Vérification du code (linting)
Synthèse logique avec cible FPGA
Placement routage sur FPGA
Génération du bitstream, de la netlist finale et du fichier sdf
Simulation post-placement-routage
Test sur carte
Validation des caractéristiques du filtre (Freq. coupure, freq. échantillonnage, ...)
Prérequis
Logique combinatoire et séquentielle
Modélisation et Synthèse des Systèmes matériels
Traitement numérique du signal
Contrôle des connaissances
TP non rattrapable
Rapport noté fourni à l'issue des TPs
TP non rattrapable
Note = note du rapport
Bibliographie
VDHL, R. Airiau, V. Olive, J.M. Bergé, J. Rouiilard, Presse Polytechnique Universitaire Romande, 2nd édition