Volumes horaires
- CM 0
- Projet 0
- TD 0
- Stage 0
- TP 44.0
- DS 0
Crédits ECTS
Crédits ECTS 2.0
Objectif(s)
Les objectifs de cette formation sont dans l'acquisition de competences en conception de systèmes numériques de grande complexité, suivi par la validation de ces systèmes par simulation logique et implantation sur cible FPGA et puis portage en technologies ASIC
Ces séances de TP seront faites avec des outils de conception modernes et utilisés
Contenu(s)
4 seances de design complet d'un filtre numérique RIF en SystemVerilog, avec son environnement et interfaces -
1 seance de synthèse logique avec cible FPGA
2 seances de prototypage avec une validation sur cible FPGA Xilinx
4 seances de Synthese et Placement routage sur cible ASIC, et validation de performances après Placement Routage
Prérequis
Cours de modélisation SystemVerilog - 1A
Cours de logique, VLSI - 1A
Contrôle des connaissances
Compte rendu de TP, évaluation continue
Contrôle continu : CC
Examen écrit Session1 : DS1
Examen écrit Session 2 : DS2
N1 = Note finale session 1
N2 = Note finale session 2
En présentiel :
N1 = % max(TdE, CC) + % DS1
N2 = % max(TdE, CC) + % DS2
En distanciel :
N1 =
N2 =
Commentaire :
Compte rendu de TP - moyenne de notes de comptes rendus
note d'évaluation continue
la note finale - est la moyenne entre la note d'évaluation continue et la moyenne de comptes rendus
Ce TP est Non rattrapable en session 2
En cas de confinement cette méthode d'évaluation ne changera pas.