Initiation à Verilog-AMS - 3PMRIVA4
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Volumes horaires
- CM : 2.0
- TD : 2.0
- TP : 12.0
- Projet : 0
- Stage : 0
- DS : 0
Crédits ECTS : 1.0
Objectifs
L'objectif de ce module est une formation à l'outil de description VHDL/AMS, dans le cadre de la simulation mixte (physique / électronique) de capteurs intégrés.
Contact Lionel BASTARD
Contenu 4h de cours présentant la théorie du langage VHDL/AMS
12h de TP permettant de mettre en pratique les connaissances acquises en VHDL/AMS dans le cadre d'un projet concret réalisé sous l'environnement Cadence. Des notions de VHDL et d'électronique analogiques seront également utilisées.
PrérequisConnaissance du langage VHDL
Notions en designélectronique analogique
Contrôles des connaissances CC (rapport de projet)
Informations complémentaires Cursus ingénieur->Apprentissage MT->Semestre 6
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mise à jour le 27 juin 2014