Volumes horaires
- CM 8.0
- Projet 0
- TD 0
- Stage 0
- TP 12.0
- DS 0
Crédits ECTS
Crédits ECTS 1.0
Objectif(s)
Comprendre la nécessité de modélisation des systèmes matériels et le flot de conception numérique
Comprendre les concepts qui caractérisent un langage de description de matériel numérique
Syntaxe et Sémantique de System Verilog pour la synthèse
Contenu(s)
Introduction et motivation de la modélisation SystemVerilog
Les niveaux d'abstraction en microélectronique numérique
Langage System Verilog pour la modélisation matérielle
Définition d'un sous-ensemble du langage System Verilog synthétisable
Modélisation et synthèse de circuits combinatoires
Modélisation et synthèse de machines à états
Mise en oeuvre en TP
Prérequis
Contrôle des connaissances
QCMs en contrôle continu et examen (50% )et compte-rendu de TP (50%)
Cette méthode d'évaluation n'est pas remise en cause par un éventuel confinement et passage en mode virtuel.
examen (50%) et CC (50%)