Methodologie de vérification (SEISoc-MT S9) - 5PMEMVE0

Objectif(s)

Ce module d'enseignement constitué de cours et de TP a pour but de former les futurs ingénieurs aux métiers de la vérification et validation fonctionnelle des circuits et systèmes intégrés sur puce.

Contenu(s)

*Introduction à la vérification et stratégies de vérification et syntaxe de base SystemVerilog
*séquences UVM: Création de séquences de tests aléatoires (design d’exemple UART)
*Checking & assertions: Validation des attendus (principe de scoreboard)
*Couverture de code et couverture fonctionnelle
*Vérification d'intégration au niveau système
*Introduction à la vérification formelle et Assertions SVA

*Conception VLSI
*Langage de conception et de modélisation matériel (VHDL ou Verilog)
*Architectures numériques