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Diversité scientifique et technologique
L'école d'ingénieurs de physique, électronique, matériaux
Diversité scientifique et technologique

> Formation

Methodologie de vérification (SEISoc-MT S9) - 5PMEMVE0

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  • Volumes horaires

    • CM : 10.0
    • TD : 0
    • TP : 14.0
    • Projet : 0
    • Stage : 0
    Crédits ECTS : 2.5

Objectifs

Ce module d'enseignement constitué de cours et de TP a pour but de former les futurs ingénieurs aux métiers de la vérification et validation fonctionnelle des circuits et systèmes intégrés sur puce.

Contact Katell MORIN ALLORY, Francois CERISIER

Contenu

*Introduction à la vérification et stratégies de vérification et syntaxe de base SystemVerilog
*séquences UVM: Création de séquences de tests aléatoires (design d’exemple UART)
*Checking & assertions: Validation des attendus (principe de scoreboard)
*Couverture de code et couverture fonctionnelle
*Vérification d'intégration au niveau système
*Introduction à la vérification formelle et Assertions SVA



Prérequis

*Conception VLSI
*Langage de conception et de modélisation matériel (VHDL ou Verilog)
*Architectures numériques

Contrôles des connaissances

Session1 normale
50%Examen + 50% controle continu (TP)
Session1 confinée
50% DM + 50% TP

Session 2 normale
50% orale + 50% TP(note session1)
session2 confinée
50%orale (zoom )+ 50% TP(note session1)



50% CC+50% exam

Informations complémentaires

Cursus ingénieur->Filières->Semestre 9

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mise à jour le 14 octobre 2019

Université Grenoble Alpes