Modélisation et synthèse des systèmes matériels (SICOM S8) - 4PMSMSM9
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Volumes horaires
- CM : 12.0
- TD : 6.0
- TP : 0
- Projet : 0
- Stage : 0
Crédits ECTS : 2.0
Objectifs
- Comprendre la nécessité de modélisation des systèmes matériels
- Décrire les concepts qui caractérisent un langage de description de matériel
- Analyser et comprendre la sémantique des HDL en vue de la synthèse
- Mise en œuvre pour la conception et le prototypage rapide
Contact Laurent FESQUET
Contenu
- HDL et langage de programmation
- Les niveaux d'abstraction
- La synthèse
- Définition d'un sous-ensemble du langage VHDL synthétisable
- Présentation du paquetage STD_LOGIC_1164
- Modélisation et synthèse de circuits combinatoires
- Modélisation et synthèse de circuits synchrones
- Correspondance entre la sémantique du langage VHDL et la description au niveau "portes"
- Synthèse avec en prise en compte de contraintes (surface / temps)
- Simulation après synthèse
- Placement & Routage
- Rétro-annotation avec le paquetage VITAL
- Simulation après routage
Prérequis
Contrôles des connaissances Contrôle écrit.
Informations complémentaires Cursus ingénieur->Filières->Semestre 8
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mise à jour le 9 janvier 2017
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