Volumes horaires
- CM 6.0
- Projet 0
- TD 0
- Stage 0
- TP 12.0
- DS 0
Crédits ECTS
Crédits ECTS 2.0
Objectif(s)
Comprendre la nécessité de modélisation des systèmes matériels
Concepts qui caractérisent un langage de description de matériel
Sémantique de System Verilog pour la synthèse
Contenu(s)
- Introduction et motivation de la modélisation VHDL
Les niveaux d'abstraction en microélectronique numérique
Langage System Verilog pour la modélisation matérielle
Définition d'un sous-ensemble du langage System Verilog synthétisable
Modélisation et synthèse de circuits combinatoires
Modélisation et synthèse de machines à états
Mise en oeuvre en TP
Prérequis
Contrôle des connaissances
SESSION NORMALE :
Types d'évaluation: non rattrapable
QCM
Contrôle continu (CC)
Compte rendu (CR) de TP
1/3 QCM+ 1/3 CC +1/3 CR