Volumes horaires
- CM 0
- Projet 0
- TD 0
- Stage 0
- TP 20.0
- DS 0
Crédits ECTS
Crédits ECTS 1.5
Objectif(s)
Approfondir la connaissance de la Conception Numérique en suivant un Projet de taille importante du début de la spécification jusqu'au circuit finale.
Contact Michele PORTOLANContenu(s)
Le Projet s'articule autour d'un composant spécifique et représentatif des applications SEOC, un Filtre à Réponse Impulsionnelle Finie (Finite Impulse Response, FIR).
La première moitié du Projet est dédiée au Front-End: en partant d'une spécification haut niveau et d'une base de code VHDL fournie (représentante la Partie Opérative), les étudiants vont devoir spécifier, implémenter et valider une FSM capable de contrôler le filtre.
Dans la deuxième moitié, le Filtre va devoir passer les différentes étapes du Back End (vérification, synthèse et Placement&Routage) pour aboutir à un "jeu de masques" qui permettrait d'imprimer le circuit réel. Si le temps et le ressources le permettent, on envisagera aussi un prototypage sur plateforme FPGA.
Prérequis
Base de Conception Numérique (cours de S7)
Contrôle des connaissances
Le travail se fait par binôme.
L'évaluation est faite sur le Compte Rendu à rendre après la fin du Projet.
Compte Rendu du Projet, non rattrapable