Ce TP est une mise en application de l'ensemble des notions vues dans l'enseignement de Logique PET (3PMELOG6). Il est consacré à la conception d’un récepteur de données série asynchrone RS-232 et à son implantation sur un FPGA. Cet exemple permet de mettre en application le cours de logique dans son intégralité et d’illustrer la démarche de conception par séparation de la partie opérative et de la partie commande. C’est aussi l’occasion d’un premier contact avec le flot de conception de circuits numériques.
Contact Sylvain HUETLa spécification du circuit à l’aide d’une machine à états qui manipule des variables est donnée ainsi que l’interface entre les parties commande et opérative. La partie opérative est également partiellement donnée.
Dans ce TP il est demandé :
Logique PET (3PMELOG6)
Session 1 :
Session 2 :
Session 1 confinée :
Session 2 confinée :
Cf. encadré évaluation de la description de l'enseignement
[1] Architectures Logicielles et Matérielles,P. Amblard and J.-C. Fernandez and F. Lagnier and F. Maraninchi and P. Sicard and Ph. Waille, Dunod, collection Sciences Sup.,2000.
[2] Electronique Numérique Intégrée, J.-. Danger and S.Guilley and P. Matherat and Y. Mathieu and L. Naviner and A. Polti and J. Provost , cours de l'ENST Paris
[3]Représentation et Synthèse des Systèmes Logiques, S.Pravossoudovitch, Ecole polytechnique Universitaire de Montpellier, 2006
[4] Bebop to the Boolean Boogie: An Unconventional Guide to Electronics Fundamentals, Components and Processes, C. Maxfield and P. Waddell, Butterworth-Heinemann, 2002
mise à jour le 6 mars 2019
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